Повне пояснення процесу виробництва мікросхем (2/2): від пластини до упаковки та тестування

Виробництво кожного напівпровідникового виробу вимагає сотень процесів, і весь процес виробництва поділяється на вісім етапів:обробка пластин - окислення - фотолітографія - травлення - осадження тонкої плівки - з'єднання - тестування - пакування.

Крок 5: Нанесення тонкої плівки

Щоб створити мікропристрої всередині чіпа, нам потрібно постійно наносити шари тонких плівок і видаляти зайві частини травленням, а також додавати деякі матеріали для розділення різних пристроїв. Кожен транзистор або комірка пам'яті будується крок за кроком через описаний вище процес. «Тонка плівка», про яку ми тут говоримо, відноситься до «плівки» товщиною менше 1 мікрона (мкм, одна мільйонна частина метра), яку неможливо виготовити звичайними методами механічної обробки. Процес розміщення плівки, що містить необхідні молекулярні або атомні одиниці, на пластині називається «осадженням».

Щоб сформувати багатошарову напівпровідникову структуру, нам потрібно спочатку створити стек пристроїв, тобто по черзі накласти кілька шарів тонких металевих (провідних) плівок і діелектричних (ізоляційних) плівок на поверхню пластини, а потім видалити надлишок. частини за допомогою багаторазових процесів травлення для формування тривимірної структури. Методи, які можна використовувати для процесів осадження, включають хімічне осадження з парової фази (CVD), атомно-шарове осадження (ALD) і фізичне осадження з парової фази (PVD). Методи, що використовують ці методи, можна розділити на сухе та мокре осадження.

Хімічне осадження з парової фази (CVD)

Під час хімічного осадження з парової фази гази-попередники реагують у реакційній камері з утворенням тонкої плівки, прикріпленої до поверхні пластини, і побічних продуктів, які викачуються з камери. Плазмове хімічне осадження з парової фази використовує плазму для генерування газів-реагентів. Цей метод знижує температуру реакції, що робить його ідеальним для чутливих до температури структур. Використання плазми також може зменшити кількість осаджень, що часто призводить до отримання плівок вищої якості.

Атомне шарове осадження (ALD)

Атомне шарове осадження утворює тонкі плівки шляхом осадження лише кількох атомних шарів за раз. Ключем до цього методу є циклічність незалежних кроків, які виконуються в певному порядку та збереження хорошого контролю. Покриття поверхні пластини прекурсором є першим кроком, а потім вводяться різні гази, щоб реагувати з попередником, щоб утворити бажану речовину на поверхні пластини.

Фізичне осадження з парової фази (PVD)

Як випливає з назви, фізичне осадження з парової фази означає утворення тонких плівок фізичними засобами. Напилення — це фізичний метод осадження з парової фази, який використовує плазму аргону для розпилення атомів з мішені та їх осідання на поверхню пластини з утворенням тонкої плівки. У деяких випадках нанесену плівку можна обробити та покращити за допомогою таких методів, як ультрафіолетова термічна обробка (UVTP).

Крок 6: Взаємозв'язок

Провідність напівпровідників знаходиться між провідниками та непровідниками (тобто ізоляторами), що дозволяє нам повністю контролювати потік електрики. Процеси літографії, травлення та осадження на основі пластин можуть створювати такі компоненти, як транзистори, але їх потрібно підключити, щоб уможливити передачу та прийом енергії та сигналів.

Метали використовуються для з’єднання ланцюгів через їх провідність. Метали, які використовуються для виготовлення напівпровідників, повинні відповідати таким умовам:

· Низький питомий опір: Оскільки металеві ланцюги повинні пропускати струм, метали в них повинні мати низький опір.

· Термохімічна стабільність: Властивості металевих матеріалів повинні залишатися незмінними під час процесу з’єднання металів.

· Висока надійність: З розвитком технології інтегральних схем навіть невелика кількість металевих з’єднувальних матеріалів повинна мати достатню міцність.

· Вартість виготовлення: Навіть якщо виконано перші три умови, вартість матеріалу занадто висока, щоб задовольнити потреби масового виробництва.

У процесі з’єднання в основному використовуються два матеріали, алюміній і мідь.

Процес з'єднання алюмінію

Процес з’єднання алюмінію починається з осадження алюмінію, нанесення фоторезисту, експонування та проявлення з подальшим травленням для вибіркового видалення будь-якого надлишку алюмінію та фоторезисту перед початком процесу окислення. Після завершення вищевказаних кроків процеси фотолітографії, травлення та осадження повторюються до завершення з’єднання.

Окрім чудової провідності, алюміній також легко фотолітографувати, травити та наносити. Крім того, він має низьку вартість і хорошу адгезію до оксидної плівки. Його недоліки в тому, що він легко піддається корозії і має низьку температуру плавлення. Крім того, щоб запобігти реакції алюмінію з кремнієм і спричиненню проблем із з’єднанням, потрібно додати металеві відкладення, щоб відокремити алюміній від пластини. Цей родовище називають «бар'єрним металом».

Алюмінієві схеми утворюються шляхом осадження. Після того, як пластина потрапляє у вакуумну камеру, тонка плівка, утворена частинками алюмінію, буде прилипати до пластини. Цей процес називається «осадження з парової фази (VD)», що включає хімічне осадження з парової фази та фізичне осадження з парової фази.

Процес з'єднання міді

Оскільки напівпровідникові процеси стають складнішими, а розміри пристроїв зменшуються, швидкість з’єднання та електричні властивості алюмінієвих ланцюгів перестають бути адекватними, і потрібні нові провідники, які відповідають вимогам розміру та вартості. Перша причина, чому мідь може замінити алюміній, полягає в тому, що вона має менший опір, що забезпечує більш високу швидкість підключення пристрою. Мідь також більш надійна, оскільки вона більш стійка до електроміграції, руху іонів металу, коли струм протікає через метал, ніж алюміній.

Однак мідь не легко утворює сполуки, що ускладнює її випаровування та видалення з поверхні пластини. Щоб вирішити цю проблему, замість травлення міді ми накладаємо та травимо діелектричні матеріали, які утворюють металеві лінійні візерунки, що складаються з жолобів і отворів, де це необхідно, а потім заповнюємо вищезгадані «візерунки» міддю для досягнення взаємозв’язку, процес, який називається «дамаск». .

Оскільки атоми міді продовжують дифундувати в діелектрик, ізоляція останнього зменшується та створює бар’єрний шар, який блокує атоми міді від подальшої дифузії. Потім на бар'єрному шарі утворюється тонкий мідний затравковий шар. Цей крок дозволяє наносити гальванічне покриття, яке є заповненням візерунків із високим співвідношенням сторін міддю. Після заповнення надлишок міді можна видалити методом хімічного механічного полірування металу (CMP). Після завершення можна осадити оксидну плівку, а надлишок плівки можна видалити за допомогою процесів фотолітографії та травлення. Вищевказаний процес потрібно повторювати, доки не буде завершено мідне з’єднання.

З наведеного вище порівняння видно, що різниця між мідним з’єднанням і алюмінієвим з’єднанням полягає в тому, що надлишок міді видаляється металевим CMP, а не травленням.

Крок 7: Тестування

Основна мета випробування — перевірити, чи відповідає якість напівпровідникової мікросхеми певному стандарту, щоб усунути дефектні вироби та підвищити надійність мікросхеми. Крім того, перевірені дефектні продукти не потраплять на етап пакування, що допомагає заощадити кошти та час. Електронне сортування штампу (EDS) — це метод випробування пластин.

EDS — це процес, який перевіряє електричні характеристики кожного чіпа в стані пластини і тим самим покращує вихід напівпровідника. EDS можна розділити на п’ять кроків, а саме:

01 Моніторинг електричних параметрів (EPM)

EPM - це перший крок у тестуванні напівпровідникових мікросхем. На цьому етапі буде перевірено кожен пристрій (включаючи транзистори, конденсатори та діоди), необхідний для напівпровідникових інтегральних схем, щоб переконатися, що їхні електричні параметри відповідають стандартам. Основною функцією EPM є надання даних виміряних електричних характеристик, які будуть використовуватися для підвищення ефективності процесів виробництва напівпровідників і продуктивності продукту (а не для виявлення дефектних продуктів).

02 Тест на старіння пластин

Рівень дефектів напівпровідників залежить від двох аспектів, а саме від частоти виробничих дефектів (вищий на ранній стадії) та відсотка дефектів протягом усього життєвого циклу. Випробування пластини на старіння стосується випробування пластини за певної температури та напруги змінного/постійного струму, щоб виявити продукти, які можуть мати дефекти на ранній стадії, тобто підвищити надійність кінцевого продукту шляхом виявлення потенційних дефектів.

03 Виявлення

Після завершення випробування на старіння напівпровідниковий чіп потрібно підключити до тестового пристрою за допомогою зондової карти, а потім можна виконати випробування температури, швидкості та руху на пластині, щоб перевірити відповідні функції напівпровідника. Перегляньте таблицю для опису конкретних етапів тестування.

04 Ремонт

Ремонт є найважливішим етапом перевірки, оскільки деякі несправні мікросхеми можна відремонтувати, замінивши проблемні компоненти.

05 Пунктир

Мікросхеми, які не пройшли електричний тест, були відсортовані на попередніх етапах, але їх ще потрібно позначити, щоб відрізнити їх. Раніше нам потрібно було позначати дефектні мікросхеми спеціальним чорнилом, щоб переконатися, що їх можна було ідентифікувати неозброєним оком, але тепер система автоматично сортує їх відповідно до значення тестових даних.

Крок 8: Упаковка

Після кількох попередніх процесів пластина утворює квадратні стружки однакового розміру (також відомі як «одиночні чіпи»). Наступне, що потрібно зробити, це отримати окремі чіпи шляхом різання. Щойно вирізані чіпи дуже крихкі та не можуть обмінюватися електричними сигналами, тому їх потрібно обробляти окремо. Цей процес є упаковкою, яка включає формування захисної оболонки ззовні напівпровідникового чіпа та надання їм можливості обмінюватися електричними сигналами із зовнішнім середовищем. Увесь процес упаковки складається з п’яти етапів, а саме розпилювання пластин, приєднання одного чіпа, з’єднання, формування та тестування упаковки.

01 Випилювання вафель

Для того, щоб відрізати від пластини незліченну кількість щільно розташованих шматочків, ми повинні спочатку ретельно «відшліфувати» задню частину пластини, поки її товщина не відповідатиме потребам процесу пакування. Після шліфування ми можемо різати вздовж лінії різця на пластині, доки напівпровідниковий чіп не буде відділений.

Існує три типи технології розпилювання пластин: різання полотна, лазерне різання та плазмове різання. Нарізка лезом — це використання алмазного леза для різання пластини, яка схильна до тепла від тертя та сміття, що пошкоджує пластину. Лазерна нарізка має вищу точність і може легко обробляти пластини з малою товщиною або малим міжрядковим інтервалом. Плазмова гравірування використовує принцип плазмового травлення, тому ця технологія також застосовна, навіть якщо відстань між рядками дуже мала.

02 Насадка для одинарної пластини

Після того, як усі мікросхеми відокремлені від пластини, нам потрібно прикріпити окремі мікросхеми (окремі пластини) до підкладки (свинцевої рамки). Функція підкладки полягає в тому, щоб захистити напівпровідникові мікросхеми та дозволити їм обмінюватися електричними сигналами із зовнішніми ланцюгами. Для кріплення чіпів можна використовувати рідкі або тверді клейкі стрічки.

03 Взаємозв'язок

Після прикріплення чіпа до підкладки нам також потрібно з’єднати точки контакту двох для досягнення обміну електричним сигналом. На цьому етапі можна використовувати два методи з’єднання: з’єднання дротом за допомогою тонких металевих дротів і з’єднання фліп-чіпів за допомогою сферичних золотих блоків або олов’яних блоків. З’єднання дротів є традиційним методом, а технологія з’єднання фліп-чіпів може прискорити виробництво напівпровідників.

04 Лиття

Після завершення підключення напівпровідникової мікросхеми необхідний процес формування, щоб додати упаковку до зовнішньої сторони мікросхеми для захисту напівпровідникової інтегральної схеми від зовнішніх умов, таких як температура та вологість. Після того, як прес-форма виготовлена ​​за потреби, нам потрібно помістити напівпровідниковий чіп і епоксидну формувальну суміш (EMC) у форму та запечатати її. Запечатаний чіп є остаточною формою.

05 Тест упаковки

Чіпи, які вже мають остаточну форму, також повинні пройти остаточний тест на дефекти. Усі готові напівпровідникові мікросхеми, які проходять фінальне випробування, є готовими напівпровідниковими мікросхемами. Вони будуть розміщені в тестовому обладнанні та встановлюватимуть різні умови, такі як напруга, температура та вологість для електричних, функціональних і швидкісних тестів. Результати цих випробувань можна використовувати для виявлення дефектів і підвищення якості продукції та ефективності виробництва.

Еволюція технології пакування

Оскільки розмір мікросхеми зменшується, а вимоги до продуктивності зростають, за останні кілька років упаковка зазнала багатьох технологічних інновацій. Деякі орієнтовані на майбутнє технології та рішення пакування включають використання осадження для традиційних внутрішніх процесів, таких як пакування на рівні пластин (WLP), процеси бампінгу та технологія шару перерозподілу (RDL), а також технології травлення та очищення для переднього кінця виготовлення вафель.

Що таке вдосконалена упаковка?

Традиційне пакування вимагає, щоб кожну крихту вирізали з пластини та клали у форму. Упаковка на рівні пластини (WLP) — це різновид передової технології упаковки, яка стосується безпосереднього пакування чіпа, який все ще знаходиться на пластині. Процес WLP полягає в тому, щоб спочатку упаковувати та тестувати, а потім відокремлювати всі сформовані чіпи від пластини за один раз. Порівняно з традиційною упаковкою, перевагою WLP є менша вартість виробництва.

Удосконалену упаковку можна розділити на 2D упаковку, 2,5D упаковку та 3D упаковку.

Менша 2D упаковка

Як згадувалося раніше, головна мета процесу упаковки полягає в тому, щоб надіслати сигнал напівпровідникового чіпа назовні, а нерівності, утворені на пластині, є контактними точками для надсилання вхідних/вихідних сигналів. Ці горбки поділяються на віялові та віялові. Перший у формі віяла знаходиться всередині мікросхеми, а другий у формі віяла знаходиться за межами діапазону мікросхеми. Ми називаємо вхідний/вихідний сигнал I/O (введення/виведення), а кількість входів/виводів називається кількістю вводів/виводів. Кількість вводів/виводів є важливою основою для визначення методу упаковки. Якщо кількість вводів-виводів низька, використовується упаковка вентилятора. Оскільки розмір мікросхеми не сильно змінюється після упаковки, цей процес також називають упаковкою мікросхеми (CSP) або упаковкою мікросхеми на рівні пластини (WLCSP). Якщо кількість вводів/виводів велика, зазвичай використовується розгорнута упаковка, а для забезпечення маршрутизації сигналу потрібні рівні перерозподілу (RDL) на додаток до нерівностей. Це «упаковка на рівні пластин (FOWLP)».

2.5D упаковка

Технологія 2.5D упаковки може помістити два або більше типів чіпів в одну упаковку, дозволяючи при цьому направляти сигнали вбік, що може збільшити розмір і продуктивність упаковки. Найбільш широко використовуваний метод упаковки 2,5D полягає в тому, щоб помістити пам’ять і логічні мікросхеми в одну упаковку через кремнієвий інтерпозер. 2.5D-упаковка вимагає основних технологій, таких як наскрізні кремнієві отвори (TSV), мікровиступи та дрібні RDL.

3D упаковка

Технологія 3D-пакування може помістити два або більше типів чіпів в одну упаковку, одночасно дозволяючи направляти сигнали вертикально. Ця технологія підходить для менших напівпровідникових чіпів із більшою кількістю вводів/виводів. TSV можна використовувати для чіпів із великою кількістю вводів/виводів, а з’єднання дротів можна використовувати для чіпів із низькою кількістю вводів/виводів і, зрештою, формувати сигнальну систему, у якій мікросхеми розташовані вертикально. Основні технології, необхідні для 3D-упаковки, включають TSV і технологію micro-bump.

Наразі повністю впроваджено вісім етапів виробництва напівпровідникової продукції: «обробка пластини – окислення – фотолітографія – травлення – осадження тонкої плівки – з’єднання – тестування – упаковка». Від «піску» до «чіпсів» напівпровідникова технологія виконує справжню версію «перетворення каміння на золото».

VeTek Semiconductor є професійним китайським виробникомПокриття з карбіду танталу, Покриття з карбіду кремнію, Спеціальний графіт, Кераміка з карбіду кремніюіІнша напівпровідникова кераміка. VeTek Semiconductor прагне надавати передові рішення для різних продуктів SiC Wafer для напівпровідникової промисловості.

Якщо ви зацікавлені в вищезазначених продуктах, зв’яжіться з нами напряму.  

Моб.: +86-180 6922 0752

WhatsAPP: +86 180 6922 0752

Електронна адреса: anny@veteksemi.com